Untuk memastikan suatu simulasi yang kita rancang dapat menghasilkan suatu simulasi yang tepat yang sesuai dengan keinginan kita maka akan dilakukan verifikasi dan validasi serta penganalisaan terhadap output dari simulasi. Dalam kesempatan ini kami akan membahas tentang vrtifikasi dan validasi

Pada gambar di atas, pertama kita membahas verifikasi terlebih dahulu, disini ada seorang pemilik atau pembuat konsep dimana konsep tersebut akan di verifikasi dan di validasi, untuk verifikasi disini panahnya mengarah kepada sistem, dimana itu berarti bahwa konsep yang telah dibuat oleh seorang yang ada di gambar tersebut harus di verifikasi terhadap model yang dia buat, sedangkan untuk validasi disini konsep yang kita buat diuji dengan sistem yang ada dalam dunia nyata, apakah sesuai dengan kenyataan atau tidak.

• Pengertian Verifikasi dan Validasi

Verifikasi merupakan proses pemeriksaan kesesuaian model logika operasional dengan logika diagram alur atau dapat disederhanakan dengan “apakah terdapat kesalahan dalam program?” (Hoover dan Perry, 1989). Sedangkan menurut (Law dan Kelton 1991) verifikasi merupakan suatu proses untuk memeriksa kesesuaian jalannya program computer simulasi dengan yang diinginkan dengan cara melakukan pemeriksaan program computer, selain itu verifikasi dapat diartikan sebagai proses penerjemahan model simulasi konseptual kedalam bahasa pemrograman secara benar.

Validasi merupakan proses penentuan apakah model konseptual simulasi benar-benar merupakan representasi akurat dari sistem nyata yang dimodelkan. Validasi model dapat pula dikatakan sebagai langkah dalam memvalidasi atau menguji apakah model yang telah disusun dapat merepresentasikan sistem nyata dengan benar. Suatu model dapat dikatakan valid ketika tidak memiliki perbedaan yang signifikan dengan sistem nyata yang diamati baik dari karakteristiknya maupun dari perilakunya. Validasi dapat dilakukan dengan menggunakan alat uji statistic yang meliputi uji keseragaman data output, uji kesamaan dua rata-rata, uji kesamaan dua variansi dan uji kecocokan distribusi( Law and Kelton,1991).

Relasi verifikasi dan validasi dan pembentukan model kredibel

Ketika membangun model matematis sistem nyata, kita harus melewati beberapa tahapan atau level pemodelan. Seperti yang dapat dilihat pada gambar tersebut, pertama kita harus membangun model konseptual yang memuat elemen sistem nyata. Dari model konseptual ini kita membangun model logika yang memuat relasi logis antara elemen sistem juga variabel eksogenus yang mempengaruhi sistem. salah satu masalah tersulit yang dihadapi oleh seorang analis simulasi adalah mencoba untuk menentukan apakah sebuah model simulasi merupakan representasi yang akurat dari sistem aktualnya validasi menetukan apakah sebuah model simulasi merupakan represenatasi yang akurat dari sistem aktualnya.sedangkan verifikasi menetukan apakah sebuah program komputer simulasi sesuai dengan tujuannya.

• Aturan Verifikasi dan Validasi dalam Simulasi

Untuk verifikasi atau validasi model, kita harus membangun sekumpulan kriteria untuk menilai apakah diagram alur model dan logika internal adalah benar dan apakah model konseptual representasi valid dari sistem nyata. Dibawah ini terdapat tabel yang harus diperhatikan dalam verifikasi dan validasi :

Petunjuk umum dalam menentukan tingkat kedetailan yang diperlukan dalam model simulasi :

1. Hati-hati dalam mendefinisikan
2.  Model-model tidak valid secara universal
3. Memanfaatkan ‘pakar’ dan analisis sensitivitas untuk membantu menentukan level detil model.

• Validasi model konseptual

Validasi model konseptual adalah proses pembentukan abstraksi relevan sistem nyata terhadap pertanyaan model simulasi yang diharapkan akan dijawab. Validasi model simulasi dapat dimisalkan sebagai proses pengikat dimana analis simulasi, pengambil keputusan dan manajer sistem setuju aspek mana dari sistem nyata yang akan dimasukkan dalam model, dan informasi apa (output) yang diharapkan akan dihasilkan dari model. Tidak ada metode standar untuk validasi model konseptual. kita hanya akan melihat beberapa metode yang berguna untuk validasi, Validasi model konseptual merupakan proses pembentukan abstraksi relevan sistem nyata terhadap pertanyaan model simulasi yang diharapkan akan dijawab. Ada beberapa metode yang dapat digunakan untuk memvalidasi model ini, yaitu representasi kejadian sistem, dan identifikasi eksplisit elemen yang harus ada dalam model.

•    Representasi Kejadian Sistem

Menggunakan graf kejadian dengan pembuatan graf yang sama dengan pengembangan model simulasi. Representasi graf dapat digunakan sebagai jembatan ke model logis (model diagram alur) juga sebagai alat bantu komunikasi antara analisis simulasi, pengambil keputusan dan manager.

•  Identifikasi Eksplisit yang Harus Ada dalam Model

Tiga filosofi yang digunakan untuk memutuskan berapa banyak sistem nyata harus dimasukkan dalam model simulasi:

1. Masukkan semua aspek sistem yang dapat mempengaruhi perilaku sistem dan menyederhanakan model begitu dapat memahami elemen relevan sistem.
2. Mulai dengan model sederhana sistem dan biarkan model berkembang semakin kompleks sejalan dengan semakin jelasnya eleme-elemen sistem yang harus dimasukkan dalam model untuk menjawab pertanyaan.
3. Keluarkan usaha dan waktu yang lebih banyak dengan mereka yang lebih memahami sistem nyata, identifikasikan semua elemen yang akan memberikan dampak signifikan akan jawaban pertanyaan model yang diharapkan akan dijawab.

Sistem komputer time-shared adalah sebagai berikut:

• Kejadian :

1. Pemakai berusaha koneksi ke sistem
2. Pemakai terhubung dan sesi mulai
3. Pemakai menyudahi sesi

• Fasilitas :

1. Komputer server danPort

• Variabel status :

1. Jumlah port yang sedang digunakan
2. Waktu pemanggilan berikutnya
3. Waktu akhir koneksi port ke-i
4. Mengindikasikan apakah port sibuk atau menganggur

• Ukuran kinerja:

1. Waktu kumulatif pemakai terhubung ke sistem
2. Jumlah total pemakai memanggil sistem
3. Jumlah total panggilan yang terhubung
4. Jumlah total panggilan yang gagal terhubung
5. Utilitas port

• Variabel keputusan:

1. Jumlah port
2. Ekspektasi lama sesi pemakai

• Aturan operasional :

1. Klien mencoba berulang-ulang sampai tersambung.

• Aspek sistem nyata yang tidak dimasukkan diantaranya:

1. Klien tidak akan mencoba hubungan lagi pada periode waktu tertentu jika menemukan port semua sibuk.
2. Kerusakan fasilitas

• Verifikasi dan Validasi Model Logis

Bentuk model logis tergantung dari bahasa pemrograman yang akan digunakan. Jika model konseptual sudah dibangun dengan baik, verifikasi model konseptual bukan pekerjaan kompleks. Ada beberapa pertanyaan yang harus dijawab sebelum kita yakin bahwa model logis merepresentasikan model konseptual. Salah satu pendekatan yang digunakan untuk verifikasi model logis adalah dengan fokus pada:

1. apakah kejadian dalam model diproses dengan benar?

2. apakah rumus matematika dan relasi dalam model valid?

3. apakah statistik dan ukuran kinerja diukur dengan benar?

• Verifikasi Model Sistem

Terdapat beberapa teknik dalam melakukan Verifikasi Progam, yaitu:

1. Buatlah dan debug program komputer dalam modul-modul atau subprogram-subprogram
2. Buatlah program komputer secara bersama-sama (lebih dari satu orang)
3. Menjalankan simulasi dengan berbagai variasi parameter input dan memeriksa apakah outputnya reasonable
4. Melakukan “trace”. Teknik ini merupakan salah satu teknik yang powerful yang dapat digunakan untuk mendebug program simulasi event diskrit.
5. Model sebaiknya dapat dijalankan (jika memugkinkan) dengan asumsi sederhana.
6. Untuk beberapa model simulasi, akan lebih bermanfaat untuk melakukan observasi sebuah animasi dari output simulasi
7. .Tulislah mean sampel dan varinasi sampel untuk setiap probabilitas distribusi input simulasi, dan bandingkan dengan mean dan variansi yang diinginkan (misalnya secara historis).
8. Gunakan paket simulasi

Verifikasi model komputer dapat dilakukan dengan :

a. Metode pemrograman terstruktur

Prinsip pemrograman terstruktur termasuk :

1. Program dirancang mulai dari proses level tertinggi yang kemudian didekomposisi menjadi modul pendukung yang kemudian dapat didekomposisi lagi (top-down).
2. Modularitas, setiap modul pendukung bertanggung jawab untuk satu fungsi.
3. Perbaikan step by step: setiap modul dikembangkan dengan perbaikan step by step dan diakhiri dengan kode khusus-bahasa pemrograman. Beberapa langkah perbaikan sudah terjadi pada pengembangan model logis.
4. Pemampatan modul: modul harus pendek.
5. Kontrol Terstruktur : semua kode kontrol harus sangat terstruktur

b. Penulusan model simulasi

Ketika membangun program model logika, mekanisme penelusuran simulasi harus dimasukkan sebagai bagian dari disain program dan tidak ditutupi ketika ada kesalahan dalam program komputer.

c. Pengujian

Dua pendekatan pengujian adalah bottom-up dan top-down, Pada pendekatan top-down, pengujian dimulai dengan modul utama dan secara inkremental bergerak turun ke modul paling rendah. Dalam pengujian top-down, rutin (routine) dummy dibutuhkan untuk mensimulasikan fungsi modul level paling rendah. Keuntungan pendekatan top-down adalah proses berlangsung secara logika, paralel dengan aliran program. Programmer dan manajer biasanya lebih menyukai pendekatan top-down karena keberlangsungna proses dapat dilihat. Setelah model diuji baik dengan pendekatan bottom-up ataupun top-down, model harus diuji coba dengan kondisi paling ekstrim. Jika dipilih dengan hati-hati, hasil simulasi dengan kondisi ekstrim dapat diprediksi.

d. Pengujian relasi logis

Relasi ini dapat didasarkan pada hukum konservasi atau secara statistik. Jika relasi ini tidak diperhatikan, maka program bukan implementasi benar dari model logis

1. Verfikasi dengan model analitis
2. Verifikasi menggunakan grafik

• Validasi Model Simulasi

Persfektif Umum Simulasi:

1. Eksperimen dengan model simulasi untuk eksperimen sistem aktual
2. Kemudahan atau kesulitan dari proses validasi tergantung pada kompleksitas sistem yang dimodelkan
3. Sebuah model simulasi dari sebuah sistem yang kompleks hanya dapat menjadi pendekatan terhadap aktual sistem
4. Sebuah model simulasi sebaiknya selalu dibangun untuk sekumpulan tujuan tertentu
5. Sebuah buku catatan dari asumsi-asumsi model simulasi sebaiknya diupdate berkala
6. Sebuah model simulasi sebaiknya divalidasi relatif terhadap ukuran kinerja yang akan digunakan untuk pengambilan keputusan
7. Pembentukan model dan validasi sebaiknya dilakukan sepanjang pesimulasian
8. Pada umumnya tidak mungkin untuk membentuk validasi statistik secara formal diantara data output model dengan data output sistem aktual.

Verifikasi model komputer dapat dilakukan dengan :

Langkah 1. Membangun sebuah model dengan usaha melibatkan informasi semaksimal mungkin

• berdiskusidengan para ‘pakar’ sistem
• Melakukan observasi terhadap sistem
• Memanfaatkan hasil dari model simulasi yang sama dan relevan
• Menggunakan pengalaman atau intuisi

Langkah 2. Menguji asumsi-asumsi model secara empiris

• Jika distribusi probabilitas secara teoritis cocok dengan observasi dan digunakan sebagai input untuk model simulasi, dapat diuji dengan pembuatan grafik dan uji goodness-of-fit jika beberapa himpunan data diobservasi untuk fenomena random yang sama,maka perbaikan dari penggabungan data tersebut dapat ditentukan denga uji Kruskal-Wallis, salahsatu utiliti yang sangat berguna adalah analisi sensitivitas.

Langkah 3. Menentukan seberapa representatif output Simulasi

• Prosedur statistik untuk membandingkan data output dari observasi dunia nyata dan simuasi yakni dengan pendekatan inspeksi. Korelasi Pendekatan inspeksi :

Validasi model simulasi dilakukan dengan partisipasi analis, pengambil keputusan dan manajer sistem. Uji validasi model adalah apakah pengambil keputusan dapat mempercayai model yang digunakan sebagai bagian dari proses pengambilan keputusan.

Tidak ada teknik tunggal untuk melakukan validasi model. Prosedur validasi model simulasi tergantung dari sistem yang sedang dimodelkann dan lingkungan pemodelan. Beberapa metode validasi adalah:

1. Perbandingan   output simulasi dengan sistem nyata.
2. Metode  Delphi.
3. Pengujian  Turing.
4. Perilaku  ekstrim

Perbandingan Output Simulasi dengan Sistem Nyata :

`               Membandingkan output ukuran kinerja model simulasi dengan ukuran kinerja yang sesuai dari sistem nyata adalah metode yang paling sesuai untuk melakukan validasi model simulasi. Jika ukuran kinerja sistem nyata cukup tersedia, uji statistik umum seperti uji t digunakan dimana kita menguji hipotesis kesamaan nilai rata-rata. Kadang-kadang uji F juga dapat digunakan untuk menguji kesamaan ragam sistem nyata dengan model simulasi. Perbandingan antara model dan sistem nyata merupakan perbandingan statistik dan perbedaan dalam performans harus diuji untuk signifikansi statistiknya.

Perbandingan antara model dan sistem nyata merupakan perbandingan statistik dan perbedaan dalam performans harus diuji untuk signifikansi statistiknya. Perbandingan ini tidak bisa dilakukan dengan sederhana begitu, karena performans yang diukur menggunakan simulasi didasarkan pada periode waktu yang sangat lama, mungkin beberapa tahun. Kinerja yang diukur dalam sistem nyata sebaliknya didasarkan pada periode waktu singkat, mungkin hanya dalam ukuran minggu atau paling lama bulan. Kendala kedua, semua kondisi awal sistem, yang mempunyai pengaruh pada performans sistem secara umum tidak diketahui pada sistem nyata.

Metode  Delphi :

Dalam metode Delphi, sekelompok ahli terpilih membentuk panel yang akan menghasilkan jawaban konsensus terhadap pertanyaan yang diajukan ke mereka. Dalam lingkungan simulasi, panel mungkin terdiri dari manager dan pengguna sistem yang sedang dimodekan dan pertanyaan adalah tentang perilaku atau kinerja sistem di bawah kondisi operasi tertentu. Metode Delphi tidak memasukkan diskusi tatap muka, oleh karena itu terhindar dari ketegangan diskusi kelompok seperti dominasi peserta paling vokal.

Pengujian  Turing :

Metode ini diajukan oleh Alan Turing sebagai uji intelegensia buatan. Seorang ahli atau panel ahli menyediakan ringkasan gambaran atau laporan berdasarkan sistem nyata dan model simulasi. Jika ahli tidak dapat mengidentifikasi laporan berdasarkan output model simulasi, kredibilitas model ditingkatkan. Kesulitan utama adalah penyesuaian ukuran kinerja sistem nyata sehingga pengaruh tidak dimaksudkan sebagai bagian dari model simulasi dihilangkan.

Perilaku Ekstrim :

Kadang-kadang sistem nyata dapat diamati di bawah kondisi ekstrim dimana situasi tidak biasa muncul. Kadang-kadang hal ini menjadi solusi ideal untuk mengumpulkan data ukuran kienrja sistem nyata untuk perbandingan output model simulasi yang dijalankan pada kondisi yang sama dan juga manager sistem lebih mudah memprediksi bagaimana perilaku sistem nyata pada kondisi ekstrim daripada pada kondisi normal. Dengan membandingkan prediksi perilaku sistem nyata di bawah kondisi ekstrim dengan kinerja model pada kondisi sama, model dapat divalidasi.

Referensi :

https://okudewi.wordpress.com/2014/05/06/analisis-output-tugas_mosi_kel-3/

http://boedia.blogspot.com/2009/11/teknik-simulasi.html

http://catatanseorangwati.blogspot.com/2013/05/sebenarnya-dalam-gambar-ini-bisa-kita.html

http://pengetahuanindustri.blogspot.com/2013/05/resume-simkom.html

http://whandany.blogspot.com/2011/07/langkah-pembuatan-model-simulasi.html

https://andihasad.files.wordpress.com/2011/11/verifikasi-dan-validasi-dalam-simulasi-model.pdf

http://www.unisbank.ac.id/ojs/index.php/ft1/article/download/1129/682

http://cailinnabreataine.tumblr.com/post/50816790100